华为海思芯片验证工程师面试经历：UVM+SystemVerilog+验证方法学全考察

背景介绍

先说下我的情况吧，本科微电子专业，研究生方向是数字IC设计，毕业后在一家中型芯片公司做了3年验证工程师。主要用UVM+SystemVerilog做模块级和系统级验证，也参与过SoC验证项目。说实话，海思一直是我心目中的天花板，所以看到海思芯片验证工程师的岗位开放，我毫不犹豫就投了。

投递之后大概等了两周，HR打电话过来约面试，说一共三轮技术面+一轮HR面。当时心里既兴奋又紧张，毕竟海思的面试难度在圈子里是出了名的。我花了一周时间系统复习了SystemVerilog、UVM、验证方法学这些核心内容，还把之前项目中的关键点整理了一遍。

面试流程复盘

一面：SystemVerilog+UVM基础（约1小时）

一面是两位面试官，应该是组里的资深工程师。上来先让我自我介绍，然后就开始问基础问题了。

SystemVerilog部分：

第一个问题就让我心里一紧——"请详细说说SystemVerilog中class和struct的区别，以及在验证中各自的适用场景"。这个我答得还行，class支持继承和多态，适合搭建验证框架；struct更轻量，适合数据打包传递。面试官追问了virtual class和parameterized class的使用场景，这个我举了UVM中uvm_object的例子来说明。

接着问到了OOP的几个核心概念——封装、继承、多态在验证中的具体体现。我说了UVM中component和object的继承体系，以及factory机制如何实现多态。面试官似乎比较满意，点了点头。

然后是约束和随机化的问题。"randomize with和randomize的区别是什么？pre_randomize和post_randomize的执行顺序？"这个我答得比较流畅，还举了个例子说明如何用pre_randomize做权重控制。

还问了coverage相关的——function coverage和assertion coverage的区别，covergroup和coverpoint的关系，cross coverage怎么用。这些我都有实际使用经验，答起来比较自然。

UVM部分：

面试官问的第一个UVM问题是"UVM的phase机制是怎样的？哪些phase是top-down，哪些是bottom-up？"我画了个phase的执行顺序图，从build_phase到report_phase一个个说。面试官追问了run_phase和task phase的关系，我说run_phase和dynamic phase是并行执行的，这个回答面试官说"基本正确"。

然后是factory机制——"UVM factory的作用是什么？override的几种方式？"我详细说了type_override和instance_override，以及create方法如何通过factory创建对象。面试官还问了factory调试的方法，我说了factory.print()和+UVM_VERBOSITY选项。

sequence和sequencer的关系也是必考题。"sequence如何向sequencer发送transaction？sequencer如何向driver分发transaction？"我从sequence的start任务讲到sequencer的arb机制，再到driver的get_next_item/item_done握手，整个流程串了一遍。

最后问了个TLM通信——"uvm_analysis_port和uvm_blocking_transport_port的区别？"我说明了one-to-many和one-to-one的区别，以及TLM的几种通信模式。

一面结束的时候，面试官说"基础还不错"，让我等二面通知。整体感觉一面侧重广度，问得很细但不会特别深入。

二面：验证方法学+覆盖率（约1.5小时）

二面是一位看起来更资深的技术leader，问题明显更有深度了。

开场就问了一个开放性问题——"你觉得一个完整的验证方案应该包含哪些内容？"我从验证计划、测试用例规划、覆盖率模型、check机制、回归策略几个维度展开说了。面试官在每个点都会追问细节，比如验证计划怎么写、覆盖率目标怎么定、check机制有哪些层次。

然后深入聊了覆盖率——"function coverage和code coverage的区别？如果code coverage很高但function coverage很低，说明什么问题？"我说code coverage高只说明代码被执行了，但不代表功能被正确验证了；function coverage低说明很多功能场景还没覆盖到。面试官追问了"如果反过来呢？function coverage高但code coverage低？"这个我想了想说，可能说明有些代码路径是死代码或者冗余逻辑，面试官说"可以这么理解"。

接着问到了断言——"SVA中sequence和property的区别？|->和|=>的区别？"这个我答得比较快，sequence是条件序列，property是属性描述；|->是同一时钟周期匹配，|=>是下一时钟周期匹配。面试官又问了disable iff和assume的用法，assume我答得不太好，只说了和assert的区别，面试官补充了assume用于约束输入的行为。

验证方法学方面，面试官问"VMM、UVM、OVM这几种方法学的演进关系和各自特点？"我从OVM说起，讲到UVM如何统一了VMM和OVM的优势，以及UVM 1.2相比1.1的改进。面试官还问了"你觉得UVM有什么不足？"这个我结合实际项目经验说了几点：学习曲线陡峭、调试困难、仿真效率有时不如C++验证环境。面试官似乎比较认可这些观点。

还问了一个很实际的问题——"如果你的验证环境跑一次回归需要8小时，你会怎么优化？"我从减少冗余测试、优化随机种子、并行仿真、增量编译几个角度说了。面试官追问了"怎么判断哪些测试是冗余的？"我说可以通过覆盖率数据来分析，找出对覆盖率贡献低的测试用例。

二面结束的时候，面试官说"思考问题的角度不错"，让我感觉有戏。

三面：项目深挖+SoC验证（约1.5小时）

三面应该是部门经理级别的面试官，问题更偏项目实战和系统思维。

首先让我详细介绍一个做过的验证项目。我选了之前做的一个PCIe Controller的验证项目，从验证架构设计、测试计划制定、覆盖率模型搭建、bug发现过程一路讲下来。面试官在每个环节都会打断追问——"你的验证架构为什么这样设计？有没有考虑过其他方案？这个bug是怎么发现的？为什么之前的测试没覆盖到？"

然后是SoC验证的问题——"SoC级验证和模块级验证的最大区别是什么？"我说SoC验证更关注模块间的交互、总线协议的正确性、中断处理、时钟域交叉等系统级问题。面试官追问了"跨时钟域怎么验证？"我说了CDC检查工具的使用，以及异步FIFO的验证方法。

还问到了形式验证——"formal verification和simulation-based verification各自的适用场景？"我说formal适合数学上可证明的小模块，simulation适合大规模系统级验证。面试官追问了"你用过哪些formal工具？"我实话实说只用过Jasper做简单的断言证明，经验不多。

最后是几个开放性问题——"你觉得AI对芯片验证行业会有什么影响？""你怎么看待RISC-V对验证工作的变化？"这些我结合行业趋势说了自己的看法，面试官没有评判对错，但一直在追问细节，感觉是在考察思维深度。

三面结束后大概三天，HR打电话说通过了，安排HR面。HR面就是常规的薪资期望、职业规划这些问题，没什么特别的。

真题汇总

SystemVerilog：

1. class和struct的区别及适用场景

2. virtual class和parameterized class的使用场景

3. OOP三大特性在验证中的体现

4. randomize with和randomize的区别

5. pre_randomize和post_randomize的执行顺序

6. function coverage和assertion coverage的区别

7. covergroup、coverpoint、cross coverage的使用

UVM：

8. phase机制及执行顺序

9. run_phase和task phase的关系

10. factory机制及override方式

11. sequence-sequencer-driver的交互流程

12. TLM通信模式及port类型

13. callback机制的使用场景

验证方法学：

14. 完整验证方案的组成部分

15. function coverage和code coverage的关系

16. SVA中sequence、property、|->、|=>的区别

17. VMM/UVM/OVM的演进关系

18. 回归优化策略

SoC验证：

19. SoC级验证和模块级验证的区别

20. 跨时钟域验证方法

21. formal verification和simulation的适用场景

心得建议

1. 基础一定要扎实。海思的面试非常看重基础，SystemVerilog和UVM的每个细节都可能被问到。建议把IEEE 1800标准和UVM Class Reference认真过一遍，不要只看培训资料。

2. 项目经验要能讲清楚。面试官会从你的项目描述中挖掘问题，所以每个项目的设计思路、遇到的难点、解决方案都要提前梳理好。最好能画出架构图，面试的时候直接在白板上画。

3. 要有系统思维。三轮面试的侧重点不同，一面看广度，二面看深度，三面看高度。到三面的时候，面试官更关注你能不能从系统角度思考问题，而不仅仅是写testbench。

4. 诚实很重要。不会的就说不会，不要硬编。我在formal verification方面经验不多，直接说了，面试官反而觉得态度好。

5. 关注行业动态。三面会问一些开放性问题，如果你对行业趋势有自己的思考，会加分不少。

FAQ

Q：海思面试对英语有要求吗？

A：技术面基本不考英语，但文档和规范都是英文的，所以阅读能力还是要有的。HR面可能会简单聊几句英语。

Q：面试周期大概多久？

A：从投递到拿到offer大概一个半月。每轮面试间隔1-2周，整体节奏不算太快。

Q：没有UVM项目经验能过吗？

A：比较难。海思验证岗位基本都要求UVM实战经验，如果只有SystemVerilog经验，建议先做个UVM小项目练手。

Q：面试会问手撕代码吗？

A：会。一面让我手写了一个简单的sequence和scoreboard，二面让写了一个SVA断言。建议提前练一下白板编程。

Q：薪资待遇怎么样？

A：海思的薪资在芯片行业属于中上水平，具体要看级别和谈的情况。另外海思有签字费和股票，整体package还是很有竞争力的。