富士通RISC-Vチップ開発者面接体験記：命令セット・プロセッサマイクロアーキテクチャ・ツールチェーンの完全評価
2年のRISC-V開発経験。富士通の3回の技術面接プロセスを詳細に振り返り、RISC-V命令セット、アセンブリプログラミング、プロセッサマイクロアーキテクチャ、パイプライン設計、ツールチェーン適応などの核心的な出題内容を網羅。問題まとめと準備アドバイス付き。
背景紹介
私は学部でコンピュータアーキテクチャを専攻し、大学院ではプロセッサ設計を専攻しました。卒業後、チップ会社で2年間RISC-V開発エンジニアとして働き、主にRISC-V命令セット拡張、プロセッサマイクロアーキテクチャ設計、ツールチェーン適応に携わりました。富士通は国内RISC-Vエコシステムの中核的な推進者であり、RISC-Vチップ開発者の募集を見て迷わず応募しました。
正直なところ、RISC-Vは非常に注目されていますが、実戦経験を持つ人は少ないです。私は以前、RISC-Vプロセッサをゼロから構築するプロジェクトに参加し、命令セット定義からマイクロアーキテクチャ設計、FPGA検証まで経験したため、ある程度の自信がありました。約1週間後、HRから面接の連絡があり、技術面接3回とのことでした。
面接プロセスの振り返り
一次面接：RISC-V命令セット+アセンブリ（約1時間）
一次面接は若手エンジニアで、RISC-V開発も担当しているようでした。自己紹介の後、命令セット関連の質問が始まりました。
RISC-V命令セットセクション：
最初の質問で元気づけられました——「RISC-V命令セットの設計哲学と、ARMやx86との比較について説明してください」。RISC-Vの設計哲学はモジュール性と拡張性であり、基本命令セットは40数個だけで、拡張によって異なるアプリケーションシーンをサポートすると説明しました。ARMよりオープンで、x86よりスリムです。面接官は「RISC-Vの特権アーキテクチャはどうなっているか？」と深掘りしました。M、S、Uの3つの特権レベルと、それぞれの特権レベルに対応するCSRレジスタと例外処理メカニズムを説明しました。
次に命令エンコーディング——「RISC-Vの命令エンコーディングフォーマットは何種類あるか？なぜこのように設計されているか？」R、I、S、B、U、Jの6種類のエンコーディングフォーマットを説明し、この設計は命令デコードロジックを簡素化するためであり、すべての命令が32ビット固定長（圧縮命令を除く）であると説明しました。
次に拡張命令——「どのようなRISC-V拡張を知っているか？カスタム拡張はどうするか？」M（乗除算）、A（アトミック）、F/D（浮動小数点）、C（圧縮）、V（ベクトル）などの一般的な拡張を列挙し、カスタム拡張のプロセスを説明しました。
メモリモデルについても質問があり——「RISC-Vのメモリモデルはどうなっているか？RVWMOの核心的なルールは何か？」RISC-VはRVWMO（RISC-V Weak Memory Ordering）を使用し、弱い順序付けモデルであると説明しました。
アセンブリセクション：
面接官はアセンブリコードを手書きするよう求めました——簡単なmemcpy関数の実装。ld/sd命令とループカウンタを使用したループベースのロード/ストアコードを書きました。面接官は最適化を求め、ループ展開とアラインドアクセスを使用しました。
一次面接の終わりに、面接官は「命令セットの理解は良い」と言いました。
二次面接：プロセッサマイクロアーキテクチャ+パイプライン（約1.5時間）
二次面接はシニアアーキテクトで、質問は明らかに深くなりました。
冒頭の核心的な質問——「設計したプロセッサのマイクロアーキテクチャについて、特にパイプライン構造を重点的に説明してください」。以前設計した5段インオーダーパイプラインについて、フェッチ、デコード、実行、メモリアクセス、ライトバックの順に説明しました。面接官は「パイプラインのデータハザードはどう処理するか？」と深掘りしました。
次に分岐予測——「分岐予測器のタイプと原理は？どれを使用したか？」静的予測、2ビット飽和カウンタ、グローバル履歴予測器、TAGE予測器などを説明しました。私は2ビット飽和カウンタ+BTBの方式を使用していました。
次にキャッシュ設計——「キャッシュのマッピング方式は何種類あるか？どれを使用したか？」ダイレクトマップ、セットアソシアティブ、フルアソシアティブの3種類を説明し、4ウェイセットアソシアティブを使用したと答えました。
TLBについても質問があり——「TLBの役割は？TLBミスはどう処理するか？」
二次面接には深い質問もあり——「アウトオブオーダー実行プロセッサを設計する場合、どうアプローチするか？」イシューキュー、リオーダーバッファ（ROB）、レジスタリネーミング、ロード/ストアキューの核心的なコンポーネントについて説明しました。
二次面接の終わりに、面接官は「マイクロアーキテクチャの理解は良いが、アウトオブオーダー実行の経験を蓄積する必要がある」と評価しました。
三次面接：ツールチェーン+プロジェクト深掘り（約1.5時間）
三次面接は部門の技術責任者で、ツールチェーンとエコシステムに焦点が当てられました。
まず、RISC-Vツールチェーンの構成と適応プロセスについて説明するよう求められました。GCC/LLVMコンパイラバックエンド適応、binutilsツールチェーン、QEMUエミュレータ、OpenOCDデバッガなどについて説明しました。面接官は「カスタム命令を追加する場合、ツールチェーンにどのような変更が必要か？」と深掘りしました。
次に検証方法——「プロセッサ検証にはどのような方法があるか？どれを使用したか？」ISS比較、ランダム命令生成、フォーマル検証、FPGAプロトタイピングを説明しました。
デバッグについても質問があり——「RISC-Vのデバッグアーキテクチャは？JTAGとDebug Moduleの関係は？」
最後にいくつかのオープンクエスチョン——「RISC-Vエコシステムの現状についてどう思うか？」「RISC-VがARMに本当に挑戦するための最大の障害は何か？」
三次面接後約5日でHRから合格の通知がありました。全体的に、富士通の面接はRISC-Vの専門的な深さを非常に重視しており、質問は非常に詳細でした。
出題問題まとめ
RISC-V命令セット：
1. RISC-Vの設計哲学とARM/x86の比較
2. RISC-V特権アーキテクチャとCSRレジスタ
3. 命令エンコーディングフォーマットと設計理由
4. RVC圧縮命令のエンコーディング
5. 一般的な拡張とカスタム拡張プロセス
6. RVWMOメモリモデルとfence命令
アセンブリ：
7. RISC-V関数呼び出し規約
8. caller-savedとcallee-savedレジスタ
プロセッサマイクロアーキテクチャ：
9. 5段パイプライン構造とデータハザード処理
10. フォワーディングネットワークの設計と検証
11. 分岐予測器タイプとBTB構造
12. キャッシュマッピング方式と置換ポリシー
13. PLRUの近似実装
14. TLB構造とalias/homonym問題
15. アウトオブオーダー実行プロセッサ設計
16. レジスタリネーミングとWAW/WARハザード
ツールチェーンとエコシステム：
17. カスタム命令のツールチェーン適応
18. プロセッサ検証方法
19. ランダム命令生成のカバレッジ保証
20. RISC-Vデバッグアーキテクチャ
21. ハードウェアブレークポイントとソフトウェアブレークポイント
心得とアドバイス
1. 命令セットを完全にマスターする。面接ではRISC-V命令セットへの要件が非常に高く、概念を知っているだけでなく、エンコーディングフォーマット、特権アーキテクチャ、メモリモデルの詳細を説明できる必要があります。RISC-V Spec、特にPrivileged Architectureの部分を丁寧に読むことをお勧めします。
2. マイクロアーキテクチャの実戦経験を持つ。面接官はプロセッサ設計の詳細を深掘りします。少なくとも1つの完全なプロセッサ設計プロジェクトを完了することをお勧めします。
3. ツールチェーン適応はボーナスポイント。RISC-Vに携わる多くの人は命令セットとマイクロアーキテクチャにしか関心がなく、ツールチェーンの知識が限られています。GCCバックエンド適応やQEMUシミュレーションを説明できれば、大きく加点されます。
4. RISC-Vエコシステムを理解する。面接官はエコシステム関連の質問をします。RISC-V International、様々なRISC-V IPベンダー、オープンソースプロセッサプロジェクトについて知っていると評価が上がります。
5. 業界動向に関心を持つ。RISC-V分野は急速に発展しており、面接官はベクトル拡張、トラステッド実行環境、Chipletなどの最先端のトピックについて質問します。
FAQ
Q：RISC-V経験への要件は高いですか？
A：非常に高いです。富士通はRISC-Vエコシステムの中核的な推進者であり、面接官のRISC-Vへの理解は非常に深いです。表面的な知識しかないと、合格は困難です。
Q：プロセッサ設計の経験がなくても合格できますか？
A：難しいです。少なくともモジュールレベルの設計経験が必要です。命令セットの知識しかない場合は、まずRISC-Vプロセッサプロジェクトを作ることをお勧めします。
Q：その場でコードを書くよう求められますか？
A：はい。一次面接でアセンブリコードを手書きし、二次面接でパイプライン構造図を描き、フォワーディングロジックの疑似コードを書かされました。
Q：労働強度はどうですか？
A：チップ業界の中では中上位レベルです。プロジェクトが切迫している時は残業がありますが、全体的な雰囲気はまずまずです。
Q：給与水準はどうですか？
A：RISC-V分野でトップレベルです。ストックオプションと福利厚生を含めると、全体のパッケージは非常に競争力があります。